O trabalho apresenta duas células viciantes de alta velocidade, de baixa potência, concebidas com estruturas lógicas internas alternativas, estilos lógicos Gate Diffusion Input (GDI), e estilos lógicos híbridos CMOS para reduzir o Power Delay Product (PDP). Este módulo de víbora foi concebido para ser de baixa potência, alta velocidade, e oscilação de tensão total. O primeiro desenho utiliza lógica híbrida. O segundo desenho elimina a necessidade de portões XOR/XNOR para a concepção de células viciantes completas e utiliza GDI (Gate-Diffusion-Input) para fornecer um componente digital de baixa potência, de alta velocidade, com oscilação de tensão total. O trabalho compara a velocidade e o consumo de energia de outras víboras de baixo PDP completo. Todas as víboras completas foram concebidas com tecnologia de 180nm e testadas utilizando um banco de ensaio abrangente que mede a corrente de in-out e a corrente de alimentação. As simulações devem mostrar que a víbora completa proposta tem uma vantagem de 80 por cento PDP sobre a sua contraparte.

Signora M.Kalaiyarasi, Professore assistente, Istituto di tecnologia Bannari AmmanR.Saravanan, Professore assistente, Collegio di ingegneria di MuthayammalP.Prabhu, Responsabile di progetto, HCL Technologies