El trabajo presenta dos células sumadoras completas de alta velocidad y bajo consumo diseñadas con estructuras lógicas internas alternativas, estilos lógicos de entrada de difusión de compuertas (GDI) y estilos lógicos CMOS híbridos para reducir el producto de retardo de potencia (PDP). Este módulo sumador fue diseñado para ser de bajo consumo, alta velocidad y oscilación de tensión completa. El primer diseño utiliza lógica híbrida. El segundo diseño elimina la necesidad de compuertas XOR/XNOR para el diseño de células sumadoras completas y utiliza GDI (Gate-Diffusion-Input) para proporcionar un componente digital de bajo consumo y alta velocidad con swing de voltaje completo. El trabajo compara la velocidad y el consumo de energía de otros sumadores completos de bajo PDP. Todos los sumadores completos se diseñaron con tecnología de 180 nm y se probaron utilizando un banco de pruebas completo que medía la corriente de entrada-salida y la corriente de alimentación. Las simulaciones demuestran que el sumador completo propuesto tiene una ventaja del 80 por ciento de PDP sobre su homólogo.

Signora M.Kalaiyarasi, Professore assistente, Istituto di tecnologia Bannari AmmanR.Saravanan, Professore assistente, Collegio di ingegneria di MuthayammalP.Prabhu, Responsabile di progetto, HCL Technologies